軟件無線電中通常采用的ADC和DAC的結(jié)構(gòu)包括以下4種類型:
?。?）并行結(jié)構(gòu)，包括Flash-ADC和串狀DAC；
?。?）分段結(jié)構(gòu)，包括折疊內(nèi)插ADC和“分段”梯形DAC；
?。?）迭代結(jié)構(gòu)，包括分區(qū)ADC、流水線型ADC、逐次逼近型ADC；
（4）Σ-△結(jié)構(gòu)，包括Σ-△ADC和DAC。
下面以ADC為例對以上幾種結(jié)構(gòu)進行介紹。
1．并行結(jié)構(gòu)
并行結(jié)構(gòu)的數(shù)據(jù)轉(zhuǎn)換器的基本思想是:同時比較待轉(zhuǎn)換的信號電平與所有級別的量化電平之間的關(guān)系，在模擬信號和數(shù)字信號之間相互轉(zhuǎn)換。并行結(jié)構(gòu)所對應(yīng)的A/D和D/A轉(zhuǎn)換器件分別為Flash-ADC和串狀DAC。
Flash-ADC內(nèi)含一列并聯(lián)比較器，一列由電阻分壓器產(chǎn)生的電平作為相應(yīng)的比較器的基準(zhǔn)電壓。被轉(zhuǎn)換的模擬電壓信號同時加到全部比較器上，各比較器的輸出經(jīng)編碼后作為ADC的輸出，如圖2.12所示。
一個分辨率為N（bit）的Flash-ADC含有2N個精密電阻，2N?1個高速比較器；分辨率每增加1bit，需要增加2N個精密電阻和2N個高速比較器，這會大大增加集成的復(fù)雜度和器件功耗。因此一般Flash-ADC的分辨率無法達(dá)到很高。
串狀DAC是實現(xiàn)Flash-ADC的逆操作，因使用電阻串來構(gòu)造參考電壓而得名，在有的書中也被稱為開爾文分配器。串狀DAC依靠待轉(zhuǎn)換數(shù)據(jù)來控制一組開關(guān)，以產(chǎn)生合適的電流通過精密電阻，從而產(chǎn)生合適的模擬信號電壓。
并行結(jié)構(gòu)只需要一級模擬電路，因此具有設(shè)計簡單，轉(zhuǎn)換時間短，速度快的優(yōu)點，在所有可能的結(jié)構(gòu)中提供最快的數(shù)據(jù)轉(zhuǎn)換。在分辨率要求較低的情況下，F(xiàn)lash-ADC和串狀DAC兩種結(jié)構(gòu)都容易采用超大規(guī)模集成電路（VLSI）進行設(shè)計。然而，由于比較器（或開關(guān)）和精密電阻的數(shù)量隨著轉(zhuǎn)換器的分辨率呈指數(shù)增長，F(xiàn)lash-ADC和串狀DAC的芯片面積和功耗也隨之呈指數(shù)增長。
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